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崗位職責(zé)：
1. 負(fù)責(zé)航電設(shè)備/模塊的可編程邏輯（FPGA/CPLD）架構(gòu)設(shè)計(jì)、RTL實(shí)現(xiàn)與仿真驗(yàn)證，保障時(shí)序與功能收斂。
2. 承擔(dān)FPGA開(kāi)發(fā)、板級(jí)調(diào)試與系統(tǒng)聯(lián)調(diào)，定位并解決邏輯、時(shí)序、接口與EMC等問(wèn)題，輸出測(cè)試報(bào)告。
3. 編寫與維護(hù)技術(shù)文檔，包括架構(gòu)設(shè)計(jì)、接口規(guī)范、時(shí)序約束、BOM與版本管理、問(wèn)題復(fù)盤與改進(jìn)建議。
任職要求：
1. 本科及以上學(xué)歷，3年以上航電或工業(yè)控制領(lǐng)域可編程邏輯開(kāi)發(fā)經(jīng)驗(yàn)優(yōu)先；985/211院校或碩士學(xué)歷可適當(dāng)放寬年限。
2. 具備扎實(shí)的FPGA設(shè)計(jì)能力，熟練掌握Verilog/VHDL，理解RTL到版圖全流程與時(shí)序約束。
3. 熟練使用主流開(kāi)發(fā)與仿真工具（如 Vivado/Quartus、VCS/ModelSim、MATLAB/Simulink），具備綜合、實(shí)現(xiàn)與時(shí)序分析經(jīng)驗(yàn)。
4. 熟悉可編程邏輯器件（如 Xilinx Zynq/Artix/Kintex、Intel Cyclone/Arria/Stratix、Lattice）及外設(shè)接口（Ethernet、UART、SPI、I2C、CAN、A429、ADC/DAC、LVDS）。
5. 具備良好的溝通與跨團(tuán)隊(duì)協(xié)作能力，能與硬件、固件、系統(tǒng)工程高效協(xié)同。