應(yīng)屆畢業(yè)生
本科
2026-05-04 20:26:55
1506人關(guān)注
職位描述
該職位信息待核驗(yàn)，請仔細(xì)了解后再進(jìn)行投遞！
【工作職責(zé)】
1、負(fù)責(zé)芯片架構(gòu)設(shè)計(jì)，子系統(tǒng)/系統(tǒng)概要設(shè)計(jì)方案、設(shè)計(jì)需求編寫；
2、負(fù)責(zé)芯片復(fù)雜模塊詳細(xì)方案編寫；
3、使用Verilog進(jìn)行代碼編寫；
4、負(fù)責(zé)模塊級前端綜合及規(guī)則檢查，按照要求優(yōu)化模塊設(shè)計(jì)；
5、主導(dǎo)項(xiàng)目組內(nèi)設(shè)計(jì)代碼的評審；
6、了解仿真流程，能很好的和仿真人員進(jìn)行溝通、協(xié)調(diào)；
7、參與FPGA原型測試。
【任職要求】
1、本科及以上學(xué)歷，電子、通信、計(jì)算機(jī)等相關(guān)專業(yè)優(yōu)先；
2、五年及以上芯片設(shè)計(jì)或驗(yàn)證經(jīng)驗(yàn)，參與過至少一到兩個完整ASIC項(xiàng)目；
3、熟悉分組交換PCS/MAC/PP/TM等技術(shù)領(lǐng)域。
【關(guān)鍵能力要求】
1、工作經(jīng)歷：
1）oDSP/OTN/PTN/PON/SPN/SDH/以太網(wǎng)相關(guān)設(shè)計(jì)經(jīng)驗(yàn)；
2）參與過至少一個完整ASIC項(xiàng)目
2、技能要求：
1) 熟悉芯片相關(guān)設(shè)計(jì)流程；
2）具有良好的文檔編寫能力；
3) 熟練使用verilog語言；
4) 能熟練使用vcs/verdi/spyglass/DC等EDA工具；
5) 熟練掌握一門腳本語言(Tcl/Perl/Python)。
注：聯(lián)系我時，請說是在寧夏人才網(wǎng)上看到的。
工作地點(diǎn)
地址：武漢江夏區(qū)武漢-江夏區(qū)烽火科技園
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職位發(fā)布者
HR
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